3DFabric®——后摩尔时代的系统级整合平台
随着AI和高性能计算（HPC）对算力密度、内存带宽和能效的要求超越单一裸片（Die）所能承载的极限，台积电提出3DFabric®整合平台，将晶圆级2.5D/3D先进封装与3D硅堆叠技术统一纳入系统级异构集成框架。
报告中明确指出："Advanced logic and 3DFabric technologies propel AI advancements in compute performance, memory bandwidth, and power efficiency"——先进逻辑制程提供算力内核，而3DFabric负责打破互连瓶颈，实现Chiplet（小芯片）化系统的近内存计算与高带宽互连。
3DFabric®核心技术矩阵包括：
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2.5D封装：CoWoS®（Chip-on-Wafer-on-Substrate）——AI/HPC主流方案
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3D硅堆叠：TSMC-SoIC®（System on Integrated Chips）——超高密度垂直互连
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晶圆级扇出：InFO（Integrated Fan-Out）——移动端与网络芯片轻量化集成
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晶圆级系统：TSMC-SoW™（System on Wafer）——超大规模晶圆级集成
CoWoS®——AI加速器的2.5D集成基石
报告中CoWoS®被作为重点展开，是TSMC 3DFabric®中最成熟且被广泛采用（NVIDIA、AMD HPC芯片）的2.5D先进封装技术。
技术原理：将逻辑SoC、HBM高带宽内存等芯片贴装于硅中介层（Si Interposer）上，通过TSV（Through Silicon Via，硅穿孔）和微凸块（μ-bump）实现芯片间超高带宽互连，再整体封装至基板。
报告披露的关键演进方向：
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Scaling（尺寸扩展）：中介层/基板持续放大（≥5.5倍光罩尺寸/Reriele），以支持更多计算Die和HBM堆栈，满足大模型训练对存储容量的指数级需求。
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信号/电源完整性（SI/PI）优化：采用低Dk/Df介质层降低介电损耗，光滑铜表面减少导体损耗；薄核基板配合短PTH过孔改善IR压降。
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翘曲控制（Warpage Control）：引入低CTE（热膨胀系数）、高模量芯材及低CTE buildup薄膜，匹配硅片CTE以抑制大尺寸封装翘曲。
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底部填充（Underfill）升级：随封装尺寸增大，对Underfill的流动性、填料含量及热循环可靠性提出更严苛要求。
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热管理（TIM1）：HPC/AI芯片功率密度剧增，报告强调集成式热界面材料（TIM1）与Lid/Lidless方案（环形加强框）协同优化，降低结温并控制应力。
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玻璃基板探索（Glass Substrate for CoWoS）：报告披露TSMC与日本Ibiden、Innolux合作仿真验证——玻璃基板可使CoWoS封装翘曲（CoP）↓16%、有效CTE↓19%、模量↑31%，PI方面电阻↓27%、电感↓42%，是解决超大尺寸CoWoS有机基板极限的重要研究方向。
TSMC-SoIC®——真正的3D芯片堆叠（Bumpless Hybrid Bonding）
报告将3DIC制造挑战单列章节，隐含SoIC®是3DIC的核心实现手段。SoIC采用无微凸块的混合键合（Hybrid Bonding），将两片裸片（如逻辑对逻辑、逻辑对SRAM/HBM）面对面或背对背直接键合，互连间距缩至亚10μm级别。
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优势：比CoWoS® 2.5D互连密度高出数十倍，信号传输距离更短→更低延迟与功耗，适合AI推理芯片的逻辑-存储垂直堆叠。
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制造挑战（报告重点）：涉及晶圆级介电材料（PID）、键合对准精度、纳米级空隙检测（Non-destructive inline inspection）、翘曲与热预算控制——这也是TSMC日本筑波3DIC R&D Center的核心攻关方向。
inFO与TSMC-SoW™——从移动端到晶圆级系统
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InFO（Integrated Fan-Out）：报告中虽未详述，但作为3DFabric成员，InFO通过在晶圆上进行RDL（重布线层）互连取消传统基板，实现薄型、低成本、良好电性，广泛用于智能手机AP及部分网络芯片。
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TSMC-SoW™（System on Wafer）：报告提及"2.5D and 3D Integration Beyond Chip"，SoW将整片晶圆作为集成载体，容纳"逻辑+HBM"阵列，突破常规封装尺寸限制。路线图显示SoW-X平台目标>40倍光罩尺寸，预计2029年投产，面向超大规模AI训练系统。
TSMC-COUPE™——光电共封装（CPO）新维度
报告特别介绍TSMC-COUPE™（Compact Universal Photonic Engine），将光子IC（PIC）与电子IC通过SoIC技术3D堆叠，再以CoWoS封装实现共封装光学（CPO）。相比传统可插拔光模块，COUPE on Substrate方案可降低信号损耗、减少功耗并缩小尺寸，为未来AI数据中心机架间高速互连提供物理基础。
系统技术协同优化（STCO）与日本3DIC R&D Center角色
报告指出，大尺寸CoWoS（≥5.5-reticle）要求System-Technology Co-Optimization（STCO）——从系统层面协同设计Lid+TIM方案以降低翘曲、提升组装良率；同时探索创新Lidless（环形框）方案。
TSMC Japan 3DIC R&D Center（筑波，2021年设立）聚焦：
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基板技术（Substrate Technology）——玻璃/有机大尺寸基板
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封装工艺（Packaging Process）——晶圆到面板级（Wafer to Panel）转产可行性
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材料开发（Material）——Underfill、TIM、低CTE Build-up Film、低温Polyimide等与供应商联合认证
中心使命是打通材料→工具→工艺链路的早期验证，支撑3DFabric全系技术的制造可落地性。
TSMC 3DFabric®的本质是将"封装"从芯片的保护外壳升格为系统性能的决定性因素——通过2.5D CoWoS承载当前AI算力爆发，通过3D SoIC突破互连密度极限，通过COUPE引入光互连，通过SoW延展至晶圆级集成。而日本3DIC研发中心在材料、基板与工艺上的深耕，正是这一宏大平台得以持续Scaling落地的底层保障。
