在 AI 大模型与高性能计算把互连带宽和功耗逼到极限的当下，共封装光学（CPO）已从“前沿概念”走到产业验证的关口。IEEE ECTC 2025 的特别分会 Special Session 5: Advanced Materials for Enabling Co-Packaged Optics Integration 把焦点放在：要用 CPO 承载高带宽、低功耗通信，材料和工艺才是决定能否从原型走向量产的底层开关。
为什么材料与集成是 CPO 的“硬骨头”
CPO 把光学器件与电子芯片集成在同一基板上，换来更短互连与更高能效；但异质集成也把热、电、光、力多条物理链路耦合在一起。报告直言：CTE 不匹配、光学对准容差、高频介电行为等都会直接制约系统设计，并在长期可靠性上放大风险。分会提出的讨论方向也很务实——从材料最紧迫的研究问题，到 CPO 独有的可靠性壁垒，再到代工厂、OSAT 与材料供应商的能力对齐与未来材料创新重点。
玻璃中介层：CPO 基板材料的关键分歧
传统硅中介层在先进封装里经验丰富，但在 CPO 场景下，报告给出了更适配的选项：玻璃中介层（Glass Interposer）。核心对比集中在几个方面：
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光学透明性：硅不透明；玻璃透明，便于光学访问与对准。 -
介电/RF：硅在毫米波频段介电损耗中等；玻璃损耗低，RF 性能更优。 -
垂直互连：硅多做深 TSV，工艺复杂成本高；玻璃可用激光成孔 TGV，更易规模化。 -
热与尺寸：硅热导高；玻璃热导低（对热敏感光学器件反而是隔离优势），且平面度好。 -
工艺缩放：硅多在晶圆级；玻璃可晶圆级也可面板级，更贴近后续量产扩展。
在 Tyndall 的 PhotonicLEAP 平台演示中，玻璃中介层已实现 25 GHz 带宽，光学耦合具备 ±25 μm 对准容差，并显示玻璃可进一步向嵌入式波导、自动化与可靠性验证、回流测试等方向成熟化。这类数据说明：玻璃不只是“替代硅”，而是在 CPO 多重约束下提供更均衡的权衡。
被动与有源材料：耦合、路由与光电转换的底座
CPO 对材料的要求贯穿“光进出—光路由—光电转换”全链路。报告把材料创新拆成两类：
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无源侧：耦合材料与器件、微透镜与可插拔结构、光子线键合/倏逝耦合/光纤熔接、片上路由、悬空结构热/光隔离，以及环氧与折射率匹配材料；关键属性集中在光学清晰、可控粘性/固化、低收缩、热稳定。
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有源侧：光源/放大器/探测器通过异质集成进入系统，例如 III-V 在 Si 上直接生长、芯片/薄膜转移（TCB、混合键合、μTP 等）；调制端则指向 TFLN、BTO、AlN、有机电光材料等，同时伴随材料兼容性、柔性与供应链挑战。
产业能力如何承接 CPO：AIM Photonics 与 Intel 的视角
AIM Photonics TAP：把“可访问的全流程”做出来
AIM Photonics 的定位不止于研发：其任务是推进集成光子与封装、让技术可被获取、降低初创公司风险并培养人才；TAP 设施（纽约 Rochester）侧重测试、组装与封装，且可处理 Albany 或其他晶圆厂来的晶圆。
报告中给出的 300 mm 产线能力点包括：Cu 柱与焊料（Cu/Ni/SnAg）凸点、ENIG 接收焊盘，覆盖 PVD、光刻、电镀、化学剥离、划片等（P3）。这种“开放且完整”的后端能力，正对应 CPO 从实验室样机走向工程化时最缺的一段：可复现的封装与测试路径。
Intel Foundry：材料需求、接口可靠性与生态短板
Intel 部分把 CPO 放在代工服务框架里讨论：客户可按需组合 Fab+Sort+Bumping+晶圆级组装+封装+测试。
在可靠性切口上，报告以“直接光纤附着（DFA）”为例，指出 MT boot 裂纹、SSC 裂纹 等失效表现——这类细节很重要：它提醒行业，CPO 可靠性不只发生在芯片本体，也常发生在光-电接口的机械/材料边界。
面向未来，Intel 总结了 CPO 需要同步推进的方向：
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标准化：行业方案碎片化，互操作与采纳需要标准。 -
微型化：带宽密度提升会压缩连接器节距，对齐容差更紧。 -
成本：光学连接器与加工成本需下降 10–100 倍。 -
可量产制造：当前组装/测试吞吐偏慢，需要新材料与流程。
可靠性视野：超越“裂纹”，看到系统级老化与测试闭环
结合报告提示与行业实践，CPO 可靠性验证通常不等同于传统 IC 封装可靠性：它要把光学参数（插损、回损、波长/偏振相关特性、BER 等）纳入环境应力试验的判据，并在多层级（晶圆级、芯片级、模块级、板卡/系统级）建立监控。常见加速条目包括温度循环、湿热、高温工作寿命、振动/冲击等，且常以 IL（插入损耗）变化量 作为关键通过/失效依据；同时对光纤微裂纹、耦合偏移、污染等“光路专属风险”需做更具针对性的检测与定位。
此外，CPO 的异质集成会把“良率”变成乘法问题：若 PIC 在封装后才被发现失效，往往会连带牺牲高价值 ASIC/GPU 等器件，因此 die 级已知好芯片（KGD）验证、光耦合“盲对准”与测试吞吐、以及失效分析从“总体损耗”走向可定位的可视化量测，都是产业正在补齐的能力链。
材料决定天花板，集成决定落地速度
这份 ECTC 2025 特别会材料传达出的主线很清晰：CPO 的竞争壁垒正在从“架构说得通”转移到“材料—工艺—可靠性—标准”的系统性工程能力。玻璃中介层、无源/有源材料创新、以及可访问的 300 mm 级封装测试产线，都是把 CPO 从演示板搬进数据中心机架的必要拼图；而成本、吞吐、标准化与光-电接口长期可靠性，则决定这块拼图能否拼成可规模化的产业版图。
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