扇出型面板级封装 (FOPLP) 有望显著降低扇出型晶圆级封装的组装成本，并提供芯片放置、成型和重分布层 (RDL) 形成相关工艺，且产量相同，从而扩大规模。
在实现这一目标之前，仍有许多工作要做。到目前为止，FOPLP 已被用于大批量生产的器件，例如手机的电源管理 IC，其 RDL 尺寸要求相对宽松。此外，业界尚未确定标准面板尺寸，也尚未建立组装设计套件以确保从设计到制造的合规性。
OSAT 及其工程团队面临几个主要挑战：
- 将装配线设备从 300 毫米圆形尺寸转换为 650 x 650 毫米矩形尺寸需要大量投资。
- 当前的生产工艺通常针对消费类和可穿戴行业产品采用较宽松的RDL间距和较低的层数。FOPLP工艺中更先进的面板工艺节点仍处于试生产阶段。
- 需要进行重大的工艺开发。要实现这一转变，需要解决面板面积大幅增加所带来的技术工艺步骤和材料挑战。
Onto Innovation先进封装战略营销总监 Monita Pau 表示：“我们预计 FOPLP 在移动/可穿戴应用以外的应用领域将显著增长。提供 FOPLP 封装能力的封装厂数量也将不断增加。”
该市场的增长潜力巨大。Yole集团半导体封装分析师Gabriela Pereira表示：“纵观整个扇出型封装市场，FOWLP仍然是主流载体类型，而FOPLP仍被视为利基市场。就营收而言，Yole Intelligence在《扇出型封装2023》报告中估计，FOPLP市场在2022年约为4100万美元，预计未来五年将实现32.5%的显著复合年增长率，到2028年增长到2.21亿美元。事实上，FOPLP的采用率将超过整个扇出型市场的增长速度，其相对于FOWLP的市场份额将从2022年的2%上升到2028年的8%。这意味着，随着更多面板生产线的投入使用以及更高的良率带来更好的成本效益，FOPLP预计将在未来几年实现增长。”
这种成本效益水平意义重大。与圆形晶圆相比，太阳能电池板的相对成本节省可超过 20%（见图 1）。
图 1：按封装尺寸划分的晶圆与面板预计成本节省情况。来源：Yole Intelligence
就工艺能力而言，FOPLP 可以被视为一种跨越扇出型晶圆级封装 (FOWLP) 和印刷电路板工艺的技术。在过去的十年中，主要封装公司和研究机构的工程团队已经开发出面板级封装，在某些情况下，他们利用现有的工艺和工具。
“过去五到七年间，FOPLP 技术已被多家公司采用，但在实际应用过程中仍面临诸多挑战，即使在电源管理器件的 10/10 µm 线宽/间距等技术要求较低的应用中也是如此。”ASE 工程与技术营销高级总监 Mark Gerber 表示，“封装尺寸、线宽/间距要求以及生产线的产量要求等因素限制了 FOPLP 的广泛应用。这些挑战将继续推动 FOPLP 技术在更精细线宽/间距要求（良率考量）和更多 RDL 层数方面的创新，同时控制更大面板的翘曲。ASE 在过去七年多的时间里已经开发出面板级 FOPLP 技术，并将继续提升其性能以支持下一代应用。”
工艺步骤
从根本上讲，扇出型晶圆封装和面板级封装在先芯片或后芯片组装方面具有类似的工艺流程（见图2）。这两种方法各有利弊。例如，采用后芯片封装，工程师可以进行电气测试和检测，以确保在RDL上仅放置已知良好的芯片。而采用先芯片封装的方法，自适应工艺可以减轻RDL基板上的芯片偏移。
Yole 的 Pereira 表示：“目前，FOPLP 生产主要采用先芯片工艺，提供面朝下和面朝上的两种选择，通常针对更简单、更小的封装。面朝下工艺将 RDL/UBM 层直接连接到焊料凸块上，而面朝上工艺则使用铜柱凸块作为 RDL/UBM 的第一层互连，从而实现更小的 I/O 间距。此外，一些厂商还在开发后芯片工艺解决方案，旨在实现大型多芯片系统级封装 (SiP)，以实现高密度应用，这些方案具有更精细的线路和空间、更小的凸块间距和更多的 RDL 层。后芯片工艺是构建扇出型 RDL 中介层的首选方案，这种新兴工艺正受到业界的关注，用于封装高性能设备（CPU、GPU、FPGA 等），作为一种比硅中介层成本更低的解决方案。”
图 2：晶圆或面板的先芯片与后芯片扇出型组装工艺。来源：TechSearch International
对于半导体供应商而言，从晶圆级扇出型技术转向面板级扇出型技术的临界点取决于风险和成本。对于后者，FOPLP 需要以显著更低的成本生产出与 FOWLP 相当良率的产品。PowerTech Technology Inc. 市场总监 Daniel Fann 表示：“晶圆级扇出型技术比面板级技术出现得更早。除非情况紧急，否则说服客户评估面板级扇出型技术将是一项挑战。此外，我们还需要证明面板级扇出型技术拥有与晶圆级扇出型技术相当的良率。”
工艺技术路线图障碍
面板级封装工艺一直以来都是通过采用晶圆级封装技术或 PCB 技术来处理大型矩形尺寸来实现的。每种工艺技术都拥有特定的适用材料，在使用不同材料创建基板/组装结构时，必须克服各自的挑战。热膨胀系数 (CTE)的差异会对组装产品造成影响，因为组装产品会在不同的温度下经历不同的加工步骤。
图3：晶圆和PCB技术工艺流程对比。来源：IZM
提高良率需要突破技术挑战。通常，FOPLP 的工程团队面临的挑战与 FOWPLP 的工程团队相同——翘曲、光刻均匀性和芯片偏移。但当从 300 毫米晶圆（70,807 平方毫米）扩展到 600 x 600 毫米面板（360,000 平方毫米）时，这些挑战会放大五倍。
Amkor晶圆服务业务部高级副总裁Doug Scott表示：“FOPLP通常使用方形或矩形支撑面板，因此任何旋涂技术都需要被层压或喷涂技术取代。与成熟的300毫米圆形面板相比，非圆形大型面板的金属沉积、电镀和蚀刻工艺的均匀性需要保持一致。面板的预处理和后处理也需要根据FOPLP工艺的工艺步骤和方式进行定义。”
随着 RDL 线宽和线距从 9/12µm 减小到 5/5µm，最终减小到 2/2 µm，同时凸块/焊盘/柱密度也相应增加，FOPLP 互连工艺面临的挑战也随之增加。多位专家指出，工程团队可以通过确定塑封材料、临时载体、粘合剂、互连件和基板的正确材料组合来应对这些挑战。最佳组合可能因工艺流程而异。
“如果你深入研究各种扇出型工艺流程，你会发现每种工艺都面临挑战，也存在优化潜力。当然，有些方法比其他方法发展得更好，”弗劳恩霍夫可靠性与微集成研究所（IZM）副组长Tanja Braun表示。“我们看到了精细线路和间距、多芯片以及更大芯片的趋势。这些进一步推动了技术发展。特别是，我们看到了许多新材料的出现，也带来了一些技术挑战需要解决。没有一个最佳的工艺流程。如果采用芯片正面朝上的方法，则需要进行镀铜准备。此外，你需要仔细考虑不同的芯片高度，因为这会产生影响。”
当整个制造过程都在一家工厂完成时，这很容易实现，但当芯片来自不同的供应商时，这种方法会变得更加复杂。“如果采用先 RDL 工艺，可以使用薄膜技术，它可以提供精细的线宽和层结构，”Braun 说。“但这也不太容易做到。”
FOPLP：芯片移位、翘曲和光刻工艺
组装工艺需要多步操作，并需要精心选择温度。CTE 不匹配可能高达 3 倍到 5 倍。因此，组装过程中面板的加热和冷却成为影响翘曲、材料收缩和芯片移位的关键变量。
图4：载体、环氧树脂成型工艺流程。脱粘过程以及如何根据工艺流程中的温度变化管理CTE值。来源：IZM
图5：翘曲随基板尺寸的变化。来源：IZM
所有扇出型封装都需要将芯片临时键合到重构的基板上，然后再将其释放。“所使用的临时键合材料取决于载体材料和解键合工艺，”Yole 的 Pereira 说道。“FOPLP 最常见的解键合工艺是激光解键合和热解键合，其中可以通过旋涂或层压工艺施加各种类型的粘合剂层，这些粘合剂层通常由热塑性或热固性聚合物组成。”
此外，临时粘合剂的选择也会影响芯片偏移。“为了解决芯片偏移问题，我们开发了一种临时芯片粘接材料，可以在成型工艺或后续的热压粘合工艺中实现极低的偏移，” Brewer Science首席技术官 Rama Puligadda 表示。“这种材料本质上是一种覆盖在支撑基板（即临时载体）上的材料。下一步是将芯片放置在该基板上，然后在芯片顶部进行成型或其他粘合。我们的技术目标是在这些步骤之后或过程中将芯片偏移降至最低。”
图6：翘曲会影响芯片偏移和键合效果。使用翘曲补偿工具可以最大限度地减少芯片偏移。来源：IZM
随着铜线/间距尺寸的减小以及RDL层数的增加，光刻工艺的挑战也随之增加。与此同时，材料沉积的增材制造或薄膜工艺也带来了面板均匀性的挑战。
Onto Innovation 光刻产品营销总监 Keith Best 表示：“未来三到五年，面板和基板的加工工艺似乎将发生变化。目前，基板由覆铜板 (CCL) 制成。它很便宜，有点像 PCB 板。但这种材料的问题在于不太稳定。当加热固化介电层时，它会变形。在这种情况下，所有 RDL 互连层都难以正确匹配，层间叠加成为一项挑战。由于叠加和 CD 控制，光刻是最具挑战性的加工步骤之一。此外，由于控制 RDL 高度和 CD 均匀性，电镀步骤也极具挑战性。”
拥有数十年晶圆制造经验的设备供应商正在应对这些挑战。“在面板级封装中使用RDL（再分布层）需要面板高度均匀，从电镀到光刻，” Lam Research高级技术总监CheePing Lee表示。“由于面板的尺寸、形状和翘曲，实现整个面板的均匀性非常困难，如果达不到要求，可能会导致后续层出现形貌问题。在大型面板上均匀电镀是最具挑战性的工艺步骤之一。”
他指出，Lam 将继续开发专门的电镀反应器技术，以实现均匀的电镀效果。
降低成本的推动因素
设备投资和组装设计套件文件的制定都会对面板扇出型技术的良率产生积极影响。向新设备、新材料和新工艺配方的过渡需要经验和模拟实验来微调生产工艺。
“由于需要启动投资成本，我们利用模拟来了解潜在的翘曲、热性能和机械性能问题，”Amkor 的 Scott 表示。“Amkor 拥有一条 650mm x 650mm 的中试生产线，因此我们可以在模拟工作的同时进行优化。FOPLP 生产线的转换成本很高，因此许多实验都是先在 300mm 生产线上进行验证，然后再迁移到 FOPLP 生产线。”
多物理场仿真使工程师能够理解材料选择、温度和 RDL 尺寸对低翘曲、最小芯片移位和 RDL 间距的要求之间的交叉要求。
PTI 的 Fann 表示：“面板尺寸大于 12 英寸晶圆，热翘曲控制至关重要。可以通过选择合适的载体玻璃 CTE、调整结构厚度以及选择模具材料进行平衡来优化。通常需要使用 CAE 工具来模拟翘曲性能。我们使用 ANSYS-ME。为了实证测量翘曲性能，我们使用了阴影莫尔技术。”
创建 RDL 互连的关键步骤（光刻、蚀刻、电镀）也受益于多物理场模拟，这可以通过在生产线上基于 DOE 构建预测模型来补充。
Lam Research Semiverse 解决方案高级总监 Joseph Ervin 表示：“SEMulator3D 可以对蚀刻、沉积和其他集成工艺进行预测建模，还可以模拟材料选择对器件性能的影响，以便在制造之前发现问题。它使工程师能够在开发过程的早期了解制造效应，并缩短耗时且昂贵的硅片学习周期。”
设计先进封装的RDL工程师可以从采用此类仿真工具中受益。在晶圆制造中，设计人员使用EDA工具中的工艺设计套件（PDK）来自动化复杂的布线，以满足制造设计规则。目前，业界还没有针对组装的对应工具，即组装设计套件（ADK）。相反，设计人员及其工具使用组装制造商的数据表。ADK可以提供更精细的工艺信息，以一致地传达决定设计可制造性的边界框。
新思科技EDA 事业部 3D IC 产品管理总监 Kenneth Larsen 表示：“ADK 已经讨论了 15 年，但至今仍未实现。这有点令人失望，因为先进封装在连接数量方面已经变得非常复杂。为了像在 IC 领域那样推动自动化，设计人员及其工具需要遵循制造规则。而要实现自动化，你需要一个起点，那就是 ADK。”
为了简化从现有工艺的过渡，封装厂希望利用现有设备。短期内，这种方法可以节省投资成本。然而，由于现有工艺流程、面板尺寸的多样性以及工艺材料、临时载体/粘合剂和托盘的变化，这种方法阻碍了设备供应商开发专用于面板的工具。
考虑一些像贴片机这样简单的东西。“当你使用这些异构集成设备时，你会在面板或基板上放置多种类型的芯片，而面板是多芯片电路组装的一个重要部分，”环球仪器全球客户运营和企业营销副总裁Glenn Farris说。“当你进行面板扇出型多芯片应用时，你该怎么做才能实现高效组装？由于精度要求和产量下降，人们不想使用多台贴片机。此外，你的生产线不平衡。例如，你可能有四个芯片A和两个芯片B。为了解决这些问题，我们开发了一种机器，可以高效地将预划痕晶圆移入和移出晶圆台。它可以在很短的时间内从一种芯片类型转换到另一种芯片类型。”
图7：多次拾放与单次拾放对比。资料来源：环球仪器公司。
结论
对于高性能计算和机器学习专用产品而言，基于 Chiplet 的设计是每个人都希望面板成本效益能够实现的地方。但工厂仍在学习如何提高面板良率，这需要时间。在此期间，行业需要在面板尺寸、材料和工艺方面实现融合，以最终提高良率并降低成本。
FOPLP 为半导体供应商提供了一个平台，可以创建完全异构的产品，将来自不同晶圆厂或代工厂的芯片组合在一起。当产量、良率和成本达到平衡时，从晶圆基板到面板基板的临界点就会到来。制造标准和设备的投资需要提前进行。
Amkor 的 Scott 表示：“FOPLP 的微缩时间表取决于需求——既要降低成本，又要提高可靠性，以及在超大尺寸封装上降低成本。一旦量产应用对现有 300mm 制程无法提供的产能和成本产生需求，我们将看到 FOPLP 的普及。目前，各代工厂/OSAT 厂商已进行投资，但很少有厂商能够完全从 300mm 过渡到大尺寸面板。Amkor 已做好准备，并正积极与客户合作，共同推进 FOPLP 的微缩时间表。”
参考来源：https://semiengineering.com/fan-out-panel-level-packaging-hurdles/
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涂布、干燥、贴膜工艺设备于玻璃基板及扇出型封装的应用趋势与挑战 |
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面向玻璃基板的先进封装解决方案 |
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玻璃基板原材料的技术及其应用 |
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深圳市矩阵多元科技有限公司董事长张晓军 |
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施密德集团公司SCHMID Group N.V. |
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TGV玻璃核心技术的挑战与解决方案 |
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