作者: 罗一钧，环旭电子研发中心技术副处长
大语言模型（LLM）与生成式AI的爆发，让全球资料中心的架构正在经历一场前所未有的「速度与激情」。当全世界的目光都集中在 GPU 算力提升了多少倍、记忆体频宽（HBM）扩展到多大时，资料中心内部却正遭遇一个致命的瓶颈：「网络通讯传输的物理极限」。
为了喂饱动辄数万颗 GPU 的丛集运算，AI 资料中心的网路拓扑架构正以前所未有的速度，从主流的 400G、800G 全面朝向 1.6T挺进。高速光收发模组正迎来前所未有的设计、验证与制造挑战。AI 算力能否持续扩张，不只取决于 GPU，更取决于连接 GPU 的高速光通讯。能否整合高速电学、散热、光学、验证与先进制造能力，则成为1.6T 光模组的竞争核心。
AI 算力成长，网路通讯成为新瓶颈
IEEE 透过 IEEE 802.3dj Task Force 推进 200G/lane（每通道 200 Gbps）的基础技术，为 800G 及 1.6T 建立标准。OIF 主导复数介面（CEI-224G）专案，推动 224G-class 电气传输介面的实用化，这是驱动 1.6T 交换器晶片与光收发模组连接的关键。Ethernet 确立 800G 为当前 AI 基础设施的主流升级目标，而 1.6T 则定位为下一代大规模丛集与主干网的核心骨干。
在传统的云端运算网路中，流量多属于使用者与伺服器之间的「南北向流量」。然而，在 AI 丛集运算中，GPU 与 GPU 之间需要进行密集的参数同步与梯度交换，产生了庞大的「东西向流量」。当电气讯号在传统铜缆中的传输距离与频宽达到极限时，高速光收发模组便成为维系算力心脏跳动的「血管」。
从 800G 到 1.6T，不仅仅是数据传输量翻倍。以 1.6T OSFP 2×DR4 或 DR8 架构为例，电气介面单通道速率已跃升至 200 Gb/s PAM4。这种几何级数增长的速率，带来了三个极其残酷的物理现实：讯号失真、高温功耗与光学对位失准。
设计挑战：SI/PI、热模拟与光学模拟的三重奏
超高频下的讯号完整性与电源完整性 (SI/PI)
要把 1.6T 的超高速率塞进一个小小的 OSFP封装模组内，研发阶段的模拟设计能力直接决定了产品的成败。当单通道速率突破100 Gb/s，PCB 板材上的铜箔走线、过孔、连接器引脚都会变成「微型天线」，引发严重的串扰、反射与高频衰减。
- SI（讯号完整性）挑战：设计团队必须精准控制阻抗，优化 PCB 叠构。在 1.6T 时代，传统的高速板材已不敷使用，必须导入高阶的mSAP或 Substrate PCB制程技术，以极细的线宽线距与极低的介电损耗，以确保讯号在数公分之内的传输品质。
- PI（电源完整性）挑战：伴随高阶数位讯号处理器（3nm DSP）的导入，瞬间抽载电流极大。如何确保电源分配网路（PDN）在高速切换时维持超低涟波，避免电压骤降影响雷射驱动与讯号判断，是 SI/PI 协同设计的关键。
Fig1. 讯号/电源完整性模拟示意范例
「寸土寸金」下的散热：热模拟
一个800G光通讯模组的功耗大约在 16.5W 左右，而1.6T 光通讯模组随着内部晶片集成度提高，散热压力成倍增长。如果模组内部温度超过70°C 的工业级临界点，雷射的光调变振幅(OMA)会急剧下降，寿命也会缩短。
开发初期必须透过先进的热模拟软体，针对内部 DSP、TIA（转阻放大器）、雷射晶片进行流场与热传导模拟。再来，需要针对结构优化：优化外壳散热鳍片结构、选择极高导热系数的介面材料（TIM），甚至在模组内设计热桥，将热量精准导向外壳，是确保高达 20W 以上功耗模组稳定运作的核心。
注J50: 雷射二极体 / U50: 光子积体电路(PIC)
Fig2. 散热模拟示意范例
微米级的光路控制：光学模拟
不论是采用传统的 InP（磷化铟）雷射还是前瞻的硅光子技术（Silicon Photonics, PIC），光学讯号从雷射器发出，经过透镜、隔离器，再打入光纤阵列（FAU），这条路径上的容许误差往往只有微米（μm）甚至奈米级(nm)。
利用 TracePro、Zemax 等高阶光学模拟软体，必须在设计阶段就精确模拟光束在空间中的耦合效率。预先计算光学元件表面的反射损耗与偏振相关损耗（PDL），避免在实际组装时，因微小的公差导致发射光功率不足或色散超标。有关于光学模拟结果，将会于后续文章再以范例详述。
验证挑战：从光眼图到 BERT 的极限测试
设计得再完美，高速光收发模组也必须在实验室通过残酷的量测考验，而 800G/1.6T 的测试仪器与方法已进入全新的维度。在 PAM4（四阶脉冲振幅调变）讯号下，波形不再是简单的「0 与 1」，而是由四个电平组成「三个眼图」。任何微小的讯号干扰都会导致「眼墙」变薄，让接收端无法正确解码。
Fig3. 光眼图 - 1.6T光收发模组示意范例
为了验证1.6T光收发模组的实际效能，专业的光通讯实验室必备两大核心验证利器：
- 高速取样示波器（High-Speed Sampling Scope）：用于即时捕捉高达 100Gbaud 以上的光学眼图，精确量测 TDECQ (Transmitter and Dispersion Eye Closure Quaternary)。TDECQ数值是衡量高速光收发模组发射端品质最关键的指标，数值越低，代表讯号品质越好。(≤3.4dB)
- 误码率测试仪 (BERT, Bit Error Rate Tester)：高速网通晶片虽然具备前向纠错码（FEC）功能，但在未纠错前，模组的物理误码率必须控制在严格的门槛之内（例如 2.4x10-4以下）。透过 BERT 发送数十亿个伪随机码（PRBS），在不同温度、不同电压的边界条件下进行压力测试，确保模组在长达数万小时的运作中不会无预警断线。
Fig4. 光通讯验证核心设备 1.6T Keysight N1093A Oscilloscope (左图) & EXFO BA-1600 BERT (右图)
制造挑战：先进封装与自动化光学组装
随着 1.6T 产品全面往硅光（SiPh）与更高密度的方向发展，传统的表面黏着技术（SMT）已无法完全满足光收发模组的制造需求。这时，电子制造与半导体先进封装的融合变成了主战场。高速光收发模组量产制程，主要依靠一条高度整合的工艺流程。
- 高密度 SMT 与 覆晶封装：内部 DSP 与 PIC 晶片引脚极多且密。制造端必须具备 KGD（Known Good Die）的筛选与测试能力，并导入高精度的覆晶黏晶机（Flip-Chip Bonder），确保晶粒在打线与贴合制程中达到微米级的对位精度，防范空焊或应力导致的微裂纹。
- 固晶/打线结合 (Die/Wire Bonding) 与元件整合： 除了 SMT，模组内部的微型光电元件（如 TIA、PIN 光电二极体）需要极高精度的固晶与打线技术，将寄生电感降到最低，以维持高频频宽。
- 自动光纤对位技术：光学元件（雷射、透镜、FAU光纤阵列）的组装不能再单靠机台的机械死定位，而必须采用「主动式光纤对位」。亦即在组装时让雷射通电发光，由自动化机台一边微调位置、一边侦测收光功率，直到找到功率最高点（耦合效率最佳点）的瞬间，在最佳耦合位置以适当波长、照度与时间的 UV 光进行胶材固化。
- UV胶参数优化：UV胶在固化过程中会产生微小的体积收缩，这常常是导致光路偏位、量产良率下滑的元凶。必须掌握极其精密的 UV 胶固化时间、强度与波长参数优化，才能确保批量生产时的 UPH（每小时产能）与高良率。
从 800G 的全面普及到 1.6T 的先锋插旗，高速光收发模组的开发已经不是单一设计公司或单一代工厂能独立完成的任务。它是一场结合了高频电学、微观光学、精密热力学与半导体级制造工艺的跨界联合作战。
作为全球电子设计与制造服务的领先者，USI环旭电子凭借其强大的研发能量，在设计端提供业界领先的 SI/PI 高速讯号设计、先进热模拟与光学模拟；在验证端，拥有专业的光通讯实验室，包含Sampling Scope 与 BERT 误码率测试设备，能大幅缩短客户产品研发初期的验证周期。
更重要的是，在制造端，我们拥有从高密度 SMT、KGD Flip-Chip、Die/Wire Bonding，到自动光纤对位与完整的终端测试能力。在AI算力大步向前的 2026 年，透过这种从「虚拟模拟」到「实体量产」的一站式完整解决方案，USI环旭电子无疑将成为全球品牌客户与资料中心巨擘在建构下一代高速 AI 网路时，最值得信赖的技术与制造后盾。
