齐力半导体（绍兴）有限公司（以下简称“齐力半导体”）今日正式宣布完成超亿元A1轮融资。本轮融资由上海张江集团领投，国科兴和、永鑫方舟、上市公司基金万林投资等知名机构联合参与。
本轮融资将加速打造一站式全流程2.5D/3D Chiplet先进封装平台，实现TSV、InFO中道产线落地、后道产线扩产、高端研发投入、材料与工艺创新、客户项目量产交付及全球化市场拓展，进一步夯实公司在HPC高性能芯片、AI大算力芯片先进封装领域的领先地位，布局CPO，加速异构集成技术、新型应用材料、定制工艺优化从研发走向规模化商用。化繁资本持续担任首席财务顾问。
齐力半导体：立足Chiplet范式革命，定义先进封装新价值
在后摩尔时代，Chiplet与异构集成成为延续算力增长、突破制程瓶颈的核心路径。AI大模型、HPC、数据中心芯片、CPO对超高带宽、超低延迟、极致散热、多芯片高密度互连高可靠性提出前所未有的严苛要求，封装从产业链后端“配角”跃升为决定系统性能的核心环节。
齐力半导体专注Chiplet异构集成与先进封装，以设计—仿真—材料—工艺—量产全栈能力为核心壁垒，面向AI芯片、GPU/CPU、高性能存储与算力基础设施，提供高性价比、可量产的一站式先进封装解决方案，助力客户在功耗、体积、成本约束下实现算力最大化释放。
技术突围：历经实战淬炼的精锐团队，攻克底层物理挑战，打造不可复制的工程壁垒
齐力半导体创始人谢建友拥有逾二十年先进封装全产业链经验，历任多家头部封测企业技术研究院院长、首席科学家，专注先进封装研发与管理，拥有100余项国内外发明专利，深度参与并引领中国封装产业从传统走向先进的全过程，对技术落地、产业协同与商业化有深刻洞察。核心团队在TSV、晶圆键合、2.5D/3D堆叠、Si-Package-System协同设计、高可靠量产等方向具备完整工程能力，是国内少数同时掌握设计仿真、材料配方配比、工艺开发与大规模量产的顶尖团队。深刻理解材料、热、力、电、流体、光学等多物理场耦合机理，构建起行业稀缺的底层数据+工艺窗口+量产良率三重壁垒。
齐力半导体创始人谢建友认为：芯片的设计范式自系统级芯片（SoC）向芯粒（Chiplet）的演进，构成一次架构层面的根本性变革，标志着行业竞争格局的重置。在传统的SoC设计模式下，系统采用“搭积木”式集成，各功能模块（IP）之间的互连完全基于硅基衬底，并通过晶圆厂（fab）在制造过程中实现物理与电气上的固定连接。相比之下，向Chiplet范式的转变不仅意味着集成方式从单片集成转向异构集成，更关键的是互连对象从单一的硅材料，扩展至涵盖硅、有机物、金属与无机物在内的四大材料体系。这一转变要求跨材料体系的异质互连与配方化工艺协同，从而将设计问题从芯片级扩展至系统级封装与材料工程层面。
设计范式从系统级芯片（SoC）向芯粒（Chiplet）的革命性转变，必然引发先进封装行业价值结构与技术重心的根本性迁移。传统封装长期处于制造链后端，以工艺实现为主，设计与仿真所占比重有限。然而，在Chiplet范式下，异构集成将多个芯粒通过多种材料体系（硅、有机物、金属、无机物）与互连方案进行系统级整合，封装本身从“连接与保护”上升为系统性能与功能实现的关键载体。由此，先进封装行业的核心竞争力不再主要依赖于制造端的设备与产线能力，而是大幅前移至设计与仿真环节——其在整个开发流程中的占比与价值量显著提升。
因此，这一领域天然具有高壁垒、强实践导向的特征，Chiplet引发的范式革命在抬高设计与仿真门槛的同时，也为具备长期工程积累的齐力团队创造了不可替代的竞争壁垒。
随AI算力需求的爆发性增长、半导体步入“后摩尔时代”，使先进封装从“提供外壳保护”走向“创造经济价值”
齐力团队在设计仿真、材料特性积累和工艺研发量产方面经验丰富，与客户在【Si-Package-System】三个层面展开Co-design/Co-simulation的合作，多物理域协同设计和仿真在客户Floor plan阶段即介入设计和前仿，甚至在客户Spec定义阶段即参与客户的产品定义，以其丰富的大芯片和材料、工艺经验，为客户提供极具竞争力的异构集成解决方案。随着下游算力客户持续增长对先进封装提出的核心需求，齐力已通过多点布局形成技术护城河：
• 超高带宽互联：已量产产品带宽达12TByte/s，在研推理芯片带宽迈向32-48TByte/s，支撑大算力芯片低时延、高吞吐通信。
