本文选自2026年IEEE第76届电子元件与技术会议（ECTC）发表论文，由韩国电子技术研究所（KETI）Suin Chae、Seonwoo Kim、Jein Yu、Yubin Kim，汉阳大学Jaemyung Lim，以及成均馆大学合作研究人员共同完成。
文章针对AI与高性能计算平台对高带宽芯片间互连的需求，提出一种基于玻璃中介层（Glass Interposer）与玻璃通孔（TGV）的垂直3D封装结构，以缩短信号传输路径并降低寄生效应。研究依据UCIe标准要求，设计并制作了双面八层玻璃中介层3D封装原型，通过3D电磁仿真分析插入损耗、回波损耗、电压传输函数（VTF）及眼图，验证了该结构可在32 Gbps/lane速率下满足信号完整性规范，并展示了玻璃材料低介电损耗与良好CTE匹配带来的工艺与性能优势，为下一代芯粒（Chiplet）高速互连封装提供了可行方案。
摘要
随着人工智能（AI）与高性能计算（HPC）平台对高带宽芯片间互连需求的不断增长，采用先进的2.5D/3D异构集成技术以克服传统SoC方案在扩展性与布线方面的限制正日益受到重视。在众多候选中介层材料中，玻璃凭借其低介电损耗、优异的尺寸稳定性、热膨胀系数（CTE）兼容性以及适用于大面积面板级加工等优势，成为极具吸引力的衬底材料。本研究通过在玻璃中介层上实现低损耗的垂直信号通道，基于UCIe标准实现了32Gbps的芯片间传输，解决了传统2.5D架构中固有的长路由路径及相应损耗问题。所提出的3D封装利用玻璃通孔（TGV）实现最小化的垂直互连长度与降低的寄生参数。我们通过3D电磁（EM）仿真分析了不同布线方案的信号完整性（SI）性能。结果表明，基于玻璃中介层的3D集成为下一代芯粒封装提供了稳健、可扩展且可重复的基础，能够实现具有更优通道损耗与SI裕量的高速芯片间互连。
一、引言
人工智能加速器、数据中心及高性能计算系统持续增长的需求进一步凸显了先进封装技术的重要性。随着传统系统级芯片（SoC）在物理与经济层面面临严峻限制，2.5D与3D异构集成已成为提供更高带宽、更低延迟与更优能效的有前景解决方案。玻璃中介层因其综合的电学、机械与制造优势而备受关注[2]。其低损耗角正切、高尺寸稳定性、热膨胀系数兼容性以及大面积面板级加工能力，使其成为下一代高速信号传输中硅与有机中介层的强有力替代方案。
本文提出了一种支持TX与RX芯片间32Gbps垂直芯片间传输的双面4层玻璃中介层封装的设计、实现与性能评估（如图1所示）。该封装采用基于玻璃通孔（TGV）的3D垂直互连技术，以实现芯片间最短的信号路径。得益于玻璃良好的CTE特性，与聚合物层间的翘曲被最小化，从而支持垂直集成。这增强了布线灵活性与电源传输能力。通过短TGV路径与优化后的焊盘间长度匹配连接，最小化了偏斜并确保了高速数据传输条件下的稳定运行。此外，TGV布局在信号通孔周围引入了接地屏蔽结构，经验证可实现低至-0.02dB的优异SI性能。与2.5D布线相比，3D结构显著缩短了互连长度，从而降低了寄生效应、改善了通道损耗并提升了整体信号完整性（SI）。本封装通过3D电磁（EM）仿真及遵循通用芯粒互连快线（UCIe）标准中定义的电压传输函数（VTF）准则的电路级评估进行了验证。
图1. 基于玻璃中介层的3D封装概览
二、面向高速信号传输的3D封装设计
所提出的面向高速信号传输的3D封装设计符合UCIe标准。TX/RX高速信号线各包含9条单端信号线。数据通道支持每通道32Gbps的数据速率，上升/下降时间设为9.375ps，对应单位间隔（UI）的30%[3]。设计的总体布局如图2(a)所示。由于信号性能随互连长度增加而下降，TX/RX焊盘被紧密布置以最小化高速通道的布线长度，如图2(b)所示。TX/RX芯片共包含60个焊盘，其中包括8个时钟信号、10个高速信号、13个控制信号、17个地线与12个电源连接。
图2. (a) 3D封装总体布局 (b) 实现最短距离的芯片焊盘布局设计
图3(a)展示了所提出3D封装中TX/RX互连的概念性横截面结构。该3D封装通过在玻璃核心双面堆叠4层，共实现了8层结构。在先进封装中，UCIe规范将互连长度限制为最大2mm。通过利用3D封装中的垂直互连，信号路径被显著缩短，互连长度减少至0.78mm。图3(b)展示了3D封装的层叠结构，详细设计参数包括最小线宽/间距、TGV直径/节距、凸点焊盘尺寸/节距、介质厚度、层数及相对介电常数等，汇总于表I。高速信号线进行了长度匹配以实现信号去偏斜。
图3. (a) TX/RX互连的概念性横截面结构 (b) 3D封装的层叠结构
表I. 所提封装模型的设计参数
为验证器件工作，我们设计了封装球图以实现与评估板的电气连接，如图4(a)所示。该封装包含72个焊球连接至PCB，其中26个信号球、10个电源球及36个地线球，焊球尺寸为0.4mm，节距为1mm，如图4(b)所示。BGA焊盘布局遵循IPC标准，焊球焊盘直径设计为0.3mm[6]。
图4. (a) 焊球焊盘布局 (b) 3D封装焊球排布图
I2C与I/O测试引脚设计为单端信号线并进行阻抗匹配，如图5(a)所示。芯片工作所需的外部控制与时钟信号设计为差分信号线并进行阻抗匹配，如图5(b)所示。
三、3D封装信号完整性分析
为验证高速传输的信号完整性，我们基于图6所示的封装图纸，使用Ansys SIwave进行了3D电磁建模。
图7(a)、(b)展示了利用EM模型分析3D封装高速信号线SI的插入损耗（IL）与回波损耗（RL）仿真结果。由于玻璃的低介电常数，在奈奎斯特频率16GHz处，插入损耗显示低损耗（大于-0.2dB），回波损耗显示低反射（小于-15dB）。
图7. (a) 插入损耗（IL）仿真结果 (b) 回波损耗（RL）仿真结果为进一步验证高速通道特性，我们基于Ansys构建了基于VTF的电路模型。相应的测试平台配置如图8所示，UCIe对于32Gbps操作的规范要求汇总于表II[3]。
图8. 基于UCIe标准的VTF电路建模
表II. UCIe标准对32Gbps传输的要求
基于此框架，我们全面评估了采用玻璃中介层的3D封装的SI是否符合UCIe通道规范。作为初步可行性研究，首先通过基于TGV的仿真检验了玻璃通道性能。评估聚焦于插入损耗、串扰及眼图三个关键指标，这些指标共同反映了衰减、噪声耦合及可靠数据恢复的可用裕量。具体而言，基于VTF的仿真验证了在目标频率范围内允许的衰减与噪声限制的符合性，而眼图评估则通过将接收波形与UCIe眼罩进行对比，量化了接收端的裕量[9]。所模拟的配置在所有三项指标上均展现出强SI性能与充足裕量。
通过实施VTF电路模型，我们对3D封装进行了分析。如图9(a)、(b)所示，该3D封装在16GHz下最大VTF损耗为-1.07dB，最大VTF串扰为-27.1dB，满足UCIe规范。如图9(a)所示，VTF损耗响应在特定频率处观察到LC谐振，该谐振会降低基于VTF的串扰性能；如图9(b)所示，串扰在谐振频率附近增加。然而，通过采用低介电常数玻璃材料，LC谐振被移出目标频率范围，从而在操作范围内减轻了其影响。此外，密集布置的TGV实现了有效的接地防护，有助于降低信号损耗、串扰及谐振效应。
图10展示了根据UCIe标准进行的眼图仿真结果，所提出的封装设计通过满足标准规定的最小眼图开口与眼图宽度要求得到了验证。偏斜匹配的影响清晰可见，从而改善了眼图性能。在32Gbps下，3D封装实现了88%的眼图因子。此外，由于操作带宽内不存在LC谐振，眼图波形表现出较小的过冲，进一步支持了稳定的高速信号传输。
图10. 眼图仿真结果
所提出的3D封装满足实现可靠32Gbps传输所需的VTF准则。基于玻璃中介层的3D封装展现出更优性能，具有更低的插入损耗与更小的串扰，突显了其在高速信号传输方面的优势。
四、3D封装制造
在完成SI特性表征与验证后，我们继续进行物理样品的制造。所提出3D封装的制造流程如图11所示。步骤1中，在TGV玻璃中介层上沉积Ti/Cu籽晶层。由于TGV的高深宽比，初始籽晶形成未能完全金属化TGV内部。步骤2中，为建立通过TGV的电连接，中介层表面经过低真空等离子处理以增强亲水性，随后通过化学镀与电镀实现TGV内部的金属化与连接。步骤3中，采用半加成工艺（SAP）制造了总共8层的3D封装。最后，步骤4中，将TX/RX芯片贴装在中介层的上下两侧，完成3D封装组装。由于形成了总共8个信号层，制造与组装过程中可能出现翘曲问题。得益于玻璃核心优异的CTE稳定性，加工过程中整体翘曲得到有效抑制。对于100mm玻璃基板，峰谷（PV）高度差为0.12mm，对应的翘曲水平为0.12%（计算公式为：PV高度/样品尺寸×100）。最终完成了如图12(a)所示的顶层焊盘层。此外，使用倒装芯片键合机将中介层与虚拟芯片贴装，如图12(b)所示，以评估制造可行性。
图11. 3D封装制造流程
图12. (a) 已制造的3D封装原型 (b) 芯片贴装至中介层
图13(a)展示了通过离子铣削获得的制造3D封装的横截面图像，确认形成了总共8个布线层。图13(b)展示了带有金柱凸点贴装至中介层的芯片的X射线计算机断层扫描（CT）图像。观察到极小的倒装芯片对准误差，表明组装精度高。最后，图14展示了采用平面铣削获得的所提出3D封装的横截面视图，确认通过倒装芯片键合成功实现了面对面结构。
图13. (a) 3D封装横截面 (b) 倒装芯片贴装的X射线CT图像
五、结论
本研究成功设计了一种基于玻璃中介层、符合UCIe标准、实现每通道32Gbps数据速率的高速信号传输3D封装。3D电磁仿真显示通过玻璃实现的SI有显著改善，证实了信号损耗降低、信号质量提升及符合VTF要求。通过对比分析，确认3D架构在高速信号传输方面优于2.5D配置，主要因其实现了显著更短的互连布线。此外，TGV的良好SI特性与有效的接地防护，提供了具有充足裕量的稳健高速通道性能。这些结果通过仿真成功验证了所提出3D封装设计的可行性，并通过构建物理原型进一步评估了制造可行性。本研究中所使用的虚拟芯片具有与当前正在开发的实际IC芯片相同的焊盘布局。未来工作中，将使用实际运行的IC芯片验证TX/RX之间32Gbps的高速传输。因此，基于玻璃中介层的所提出方法有望为未来高速接口封装的发展提供实用指导。
