过去，半导体产品的性能主要由摩尔定律驱动，即特征尺寸越小、晶体管越多。然而在AI时代，HPC与数据中心的性能不再仅由工艺节点决定，还取决于芯片如何划分为chiplet、如何堆叠、如何互连、如何散热以及如何封装。其中，玻璃封装（Glass Packaging） 正是本文的焦点。
2007—2020年间，全球仅有少数机构从事玻璃封装研究；但近年来，受AI驱动的HPC需求拉动，玻璃封装获得了大量关注。本文系统讨论了有机芯基板 vs 玻璃芯基板、玻璃芯基板 vs 玻璃芯转接板、玻璃/有机/硅转接板对比、面板级封装 vs 晶圆级封装、面板尺寸现状、玻璃芯基板CTE对PCB焊点可靠性的影响等关键议题。
图 1.玻璃封装；(a) 有机芯基板；(b) 玻璃芯基板；(c) 玻璃 (TGV) 中介层；(d) 3D 玻璃封装
玻璃封装的两大工艺基石是玻璃通孔（TGV）与再分布层（RDL）。
TGV的制造工艺与TSV截然不同。多数TSV采用深反应离子刻蚀（DRIE），而如今大多数TGV采用激光钻孔，如LPKF于2017年开发的激光诱导深度刻蚀（LIDE）技术。最常用的玻璃材料是肖特AF 32无碱平板玻璃和康宁HPFS 7980高纯非晶熔融石英玻璃，两者CTE均较低，接近硅。
图 2. 上图：TSV 工艺流程图及实物图；下图：RDL 工艺流程图及实物图
TGV工艺流程为：高速激光形成改性区 → 各向异性湿法化学刻蚀（HF或NaOH）去除改性玻璃 → 种子层金属化（Ti/Cu、化学镀Cu等）→ 电镀Cu填充。由于刻蚀液循环速率、温度及浓度差，TGV会形成明显的锥角（"沙漏"形）。刻蚀速率越高，锥角越大。
图 3. (a) TGV 工艺流程；(b) TGV 的 SEM 图像；(c) 蚀刻液机理
图 4. (a) TGV 侧壁金属化；(b) 镀铜；(c) 镀铜 TGV 的图像
按线宽/线距（L/S）划分，RDL制造至少有三种方法：
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常规RDL（L/S 2–10 μm）：介质采用光敏介质（PID）或味之素积层膜（ABF），导体采用电化学沉积（ECD）Cu，聚合物旋涂于硅晶圆（或狭缝涂布于玻璃面板）。
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L/S < 2 μm 的RDL：采用64 nm工艺技术，SiO₂介质由PECVD制备，金属层由双大马士革Cu与CMP制备。这是AI时代HPC/数据中心TSV转接板RDL的主流方法，最小间距0.4 μm。
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L/S > 10/15 μm：介质可用树脂，常规顺序积层工艺即可。
细线宽/线距RDL的关键挑战在于厚度均匀性和翘曲导致的良率损失。
图 5.具有 TGV 和 RDL 的玻璃芯基板的 SEM 图像
晶圆级封装（WLP）已量产超过25年。近年来面板级封装（PLP）获得大量关注。相比WLP，PLP具有更好的面积效率（从而降低成本），尤其对于大尺寸基板或转接板。无论WLP还是PLP，基板/转接板材料都可以是陶瓷、有机、硅、玻璃、扇出RDL等。
图 6. WLP 与 PLP 的比较
1. Intel
2023年9月18日，Intel宣布已投入超过10亿美元研发，目标2030年实现单封装一万亿晶体管，先进封装（含玻璃基板）是关键路径。其玻璃封装以玻璃芯基板取代有机芯基板，全功能测试芯片含三层RDL，TGV间距75 μm。
2025年7月，Intel停止所有内部玻璃制造活动，开始向其供应商授权700余项玻璃专利。2026年7月28日，Intel与Lens International (HK) Limited签署谅解备忘录，合作开发无裂纹TGV。
图 7. 有机核基板与玻璃核基板
图 8.英特尔的全功能测试车
2. TSMC
在2025年4月23日的TSMC北美技术研讨会上，公司发布了CoPoS（Chip on Panel on Substrate） 技术，计划2029年Q1出货，与当前广受欢迎的CoWoS形成竞争。CoWoS封装是目前人工智能驱动的高性能计算（HPC）数据中心的首选封装。CoWoS封装中，SoC与HBM由300mm硅晶圆上制造、顶部带SiO₂ RDL（L/S = 0.2 μm）的TSV转接板支撑。由于TSMC对供应商的保密要求，CoPoS真实封装结构需待首款产品拆解才能知晓。
图 9. TSV 中介层与 TGV 中介层
| 玻璃TGV转接板相较硅TSV转接板的关键优势：更好的电隔离、更平坦的表面、更低的Df与Dk。
图 10. CoWoS – TSV 中介层制作在 300mm 硅晶圆上
该研究探讨了CoPoS的三种可能结构：
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CoPoS-v1（图11a）：CoWoS中的TSV转接板被TGV转接板取代，TGV转接板在310mm×310mm玻璃面板上制造，顶部带SiO₂ RDL（L/S = 0.2 μm），再贴装到上下均有ABF RDL的有机基板上，最后整体贴装到PCB。
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CoPoS-v2（图11b）：与CoWoS相同，仅有机芯基板被玻璃芯基板取代（上下ABF RDL，L/S ≥ 2 μm），在310mm×310mm玻璃面板上制造。
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CoPoS-v3（图11c）：TSV转接板被"重构转接板"（Si桥嵌入面板扇出环氧模塑料+RDL，即CoWoS-L）取代，在临时玻璃晶圆上以扇出封装方法制造；有机芯基板同样被玻璃芯基板取代。
显然，CoPoS-v1性能最佳但成本与挑战最高，CoPoS-v3性能最低但成本与挑战也最低。
TSMC计划2026年在嘉义建立首条CoPoS试验线，量产设施位于AP7嘉义的P4、P5厂，量产最早2029年上半年启动。CoPoS的技术挑战在于RDL厚度均匀性与大面板翘曲导致的良率损失。
首波设备供应链已基本敲定，包括KLA、TEL、Screen、应用材料、Disco等国际公司，以及群创、欣兴、鸿硕、中华、铬创、志圣、大龙等台湾地区公司。
600mm×600mm面板的劣势：设备更贵、占地更大、取放时间更长、RDL厚度均匀性问题更大、翘曲更大、良率损失更高、设备清洗时间更长、大面板必须切割成小面板才能植球等。而310mm×310mm面板的优势：相比300mm晶圆更高的面积效率、与300mm晶圆相似的工艺控制与良率损失、300mm晶圆的成功经验大多可迁移至310mm×310mm面板。
图 15. 600mm x 600mm 面板与 310mm x 3100mm 面板的比较
以贴片工艺为例，不同芯片尺寸下，600mm×600mm面板的取放时间是300mm晶圆的数倍。若下一步是压缩成型（环氧流动3分钟+压缩10分钟），压缩成型设备将长时间闲置。为平衡产线，无闲置所需的600mm×600mm面板集群规模见表3。
| 面板设备闲置率高达78%–94%，无闲置所需面板取放集群规模为6–36。
2026年3月，ASE原计划建设一条600mm×600mm面板线，后缩减至310mm×310mm以与TSMC面板尺寸对齐，目标2026年底实现全自动310mm×310mm产线试产。2026年5月26日，ASE CEO在IEEE/ECTC 2026上正式发布310mm×310mm面板尺寸。
由于TSMC与ASE等领先机构在310mm×310mm上达成一致，市场正从实验走向量产。该尺寸标准化有望为测试与制造提供通用平台，帮助整个半导体生态更可靠地扩展AI芯片封装。310mm×310mm在AI时代HPC与数据中心中取得了关键平衡：大到足以获得面积效率（成本），小到足以保持工艺控制（良率）。
热膨胀系数问题则揭示了玻璃封装中一个反直觉的结论。当前业界为使玻璃CTE匹配硅芯片的2.5×10⁻⁶/°C，将玻璃CTE做得尽可能接近硅，但作者在其他论文中证明，这对PCB上的BGA焊点可靠性并非好事。
图 12. (a) 有机芯基板上的倒装芯片；(b) 玻璃芯基板上的倒装芯片
图 13.具有有机和玻璃芯基板的结构中，角部微凸点焊点的最大累积非弹性应变随时间的变化曲线
| 玻璃芯基板角部凸点焊点每周期累积等效非弹性应变4.43%，有机芯基板为9.12%。由于凸点焊点有底部填充保护，两种基板均无凸点焊点可靠性问题。
图14. 有机芯与玻璃芯基板结构角部BGA焊点的最大累积非弹性应变-时间历程
| 玻璃芯基板角部BGA焊点每周期累积等效非弹性应变19%，有机芯基板为8.43%。由于PCB侧BGA焊点无底部填充保护，玻璃芯基板使PCB侧非弹性应变增加一倍以上，存在BGA焊点可靠性风险。
| 凸点焊点（有底部填充）：有机芯9.12%/周期 vs 玻璃芯4.43%/周期，低风险；BGA焊点（无底部填充）：有机芯8.43%/周期 vs 玻璃芯19.0%/周期，高风险——玻璃芯在无底部填充的PCB侧引入超过两倍的非弹性应变。
1. 玻璃封装在无缝集成光学/光子互连方面能力更强，是AI时代HPC与数据中心潜在的互连（外壳）方案。
图 17.光学器件与玻璃光子器件的共封装
2. PLP面积效率远优于WLP，可带来更低成本。
3. AI时代HPC与数据中心RDL最小间距为0.4 μm，L/S可下探至亚微米（L=S=0.2 μm min），因此64nm半导体工艺是必须的；RDL介质为PECVD SiO₂，Cu金属层由双大马士革+CMP制备。
4. 由于玻璃基板/转接板尺寸很大，RDL厚度均匀性是玻璃封装的关键挑战之一。
5. 业界提出过600mm×600mm甚至700mm×700mm大面板，但取放时间更长、良率/翘曲是另一挑战。
6. 310mm×310mm在面积效率（成本）与工艺控制（良率）之间取得关键平衡，且300mm晶圆的成功经验大多可迁移。
7. 玻璃芯基板相较有机芯基板的关键优势：更优的平整度、更好的尺寸稳定性、更好的耐热性、更细的L/S RDL。
8. 玻璃TGV转接板相较硅TSV转接板的关键优势：更好的电隔离、更平坦的表面、更低的Df与Dk、更好的面积效率。
9. 玻璃封装的关键挑战：无裂纹TGV成孔、0.2 μm min细L/S RDL制造、RDL厚度均匀性、翘曲、良率、搬运、测试、质量、可靠性，以及与现有制造环境的集成。
图 16. (a) TSV 中介层、(b) TGV 中介层和 (c) 有机中介层上的 SoC 和 HBM
表 5. TSV 中介层、TGV 中介层和有机中介层上的 SoC 和 HBM 之间的比较
本文基于 John Lau 发表于 Journal of Microelectronics and Electronic Packaging（Vol.23, Issue 3, 2026）的论文《Glass Packaging for Chiplets Heterogeneous Integration》整理编译，侵删，DOI: 10.4071/001c.169986
