0 引言
在摩尔定律逼近物理极限且晶圆成本持续攀升的背景下，开发更先进的封装技术成为产业界的突破方向之一。传统封装以单芯片和低密度互连为典型特征，已无法满足当前技术需求，而以 2.5D 和 3D 封装为代表的先进封装则是延续摩尔定律的重要技术路径之一。
专利布局已成为半导体企业构建技术壁垒和保持竞争优势的重要手段之一。通过覆盖关键工艺，如硅通孔(TSV)、玻璃通孔(TGV)再布线层 (RDL)，材料(硅/玻璃/陶瓷)及异构集成架构，头部企业形成多维专利布局，限制竞争对手的技术路径选择，从而巩固其市场主导地位。本文突破传统技术综述模式，以封装技术演进为纵向脉络，以结构创新和材料创新为横向矩阵，将专利布局策略、技术创新点与产业竞争态势深度结合，揭示台积电、英特尔、三星电子等头部企业如何通过专利构建技术壁垒，并且系统对比4大主流技术，包括芯片-晶圆-基板(CoWoS)、集成扇出封装(InFO-PoP)、嵌入式多芯片互连桥(EMIB)、中介层立方(I-Cube) 结构等的核心专利，突出差异化创新。此外，本文还探讨了材料选择在先进封装中的专利创新性及专利技术背后的产业化挑战。
1 2.5D封装
2.5D 封装通过在芯片间引入中介层实现高密度互连，是一种具有多芯片集成及高密度互连特性的封装技术。现有2.5D 封装的中介层结构主要包括RDL、EMIB、硅中介层、玻璃中介层，有机中介层等类型。2.5D 封装可实现异构集成及高带宽芯片间的互连通信，但同时面临制造工艺复杂、电热耦合效应、成本高及良率偏低等挑战。近年来，大量相关专利获得授权，反映产业界对 2.5D 封装技术的研发投入持续增加。
1.1 以封装结构为发明点的专利技术
1.1.1 CoWoS 结构
CoWoS 是台积电主导的 2.5D 封装技术，其工艺流程为：先将多颗芯粒(chiplet)通过芯片上晶圆(CoW)的封装制程连接至硅中介层，再通过有机基板与底层基板连接，最终形成完整的 CoWoS 结构。根据中介层类型差异，CoWoS 技术分为3种结构形式：CoWoS-S(采用硅衬底作为中介层)、CoWoS-R(采用有机 RDL 为中介层)及 CoWoS-L(采用局部硅互连与有机 RDL 构成的混合中介层)。CoWos 技术通过多芯片集成缩短信号传输距离，满足小型化需求。然而，其制造工艺复杂、易产生缺陷，导致良率下降，同时，中介层与基板间热膨胀系数(CTE)不同可能引发散热问题及可靠性风险。
据美国专利服务机构IFI Claims于2025年1月14 日公布的 2024年美国专利授权量榜单，台积电以3989件授权专利排名第二，该公司长期在美国专利授权榜保持领先地位，目前在美国有效专利总量已超过14 000件。台积电正积极构建全球专利战略版图，其先进半导体技术专利质量在全球范围内均处于领先地位。
早在 2011年，台积电已启动 CoWoS 相关专利申请，并在全球多地区进行专利布局。中国台湾地区专利 TWI553802B、美国专利 US9978637B2、中国专利 CN104576585B公开了一种硅中介层结构、封装体结构及硅中介层结构的制造方法，具体包括：硅中介层连接晶圆与基板，采用 TSV 导电结构及 TSV 相对端面的导电结构；通过在图案化的金属垫内嵌入介电层解决化学机械研磨中的碟化效应，其三维结构中金属垫的角落区域不嵌入介电层，可降低电阻并提升导电性；同时设置 2~4 个 TSV 实现电子信号传导、散热与封装集成。这些技术特征共同构成 CoWoS 技术中2.5D 封装的核心技术体系，支撑了英伟达的 NVIDIA H100 GPU 等高性能芯片的规模化生产。
为解决 CoWoS 结构的散热问题，英伟达通过中国台湾地区专利TWI515844B、美国专利US09728481B2、英国专利 GB201215471D0及德国专利 DE102012215438B4公开了一种具备低寄生参数的高功率芯片和低功率芯片互连系统。该系统将高功率芯片(如 GPU，功耗>10 W)与低功率芯片(如存储器，功耗≤5 W)通过封装基板分层布局，利用 TSV和铜导线实现最短互连路径；同时通过导热材料和热管快速导出热量，并通过优化互连层布局降低信号传输中的寄生电容和电感，从而提升高频性能。此专利技术有效解决了芯片堆叠中的散热问题，推动了CoWoS 在异构集成领域的应用，典型案例包括AMD Instinct MI300X等产品。
当前，AI领域的芯片普遍采用 CoWoS 封装技术，该技术已成为 AI发展的主流技术路径。截至目前，英伟达、谷歌、赛灵思、AMD 等公司已在其先进封装产品中广泛应用 CoWoS 技术。
1.1.2 InFO-PoP 结构
InFO-PoP 是采用模制底部填充(MUF)材料形成扇出型晶圆级封装(PoP)结构。该技术通过垂直堆叠芯片提升封装密度，节省了空间。相较于 CoWoS 结构，InFO-PoP 结构的制造成本更低，更适合大规模生产。然而，其仅支持 2~4 颗芯片堆叠，且对高带宽内存(HBM)等高密度存储芯片兼容性有限，因此主要面向中低端市场应用。
台积电通过中国专利 CN109585388B、美国专利 US20210327816及中国台湾地区专利 TWI696252B公开了一种贯穿互连通孔(TIV)的 InFO-PoP 技术方案，如图1所示。该方案包含凹进金属柱的腔体结构，通过牺牲材料(48)形成凹槽(41)，使金属柱(36)顶面低于包封材料表面，实现焊料区域(80)的精确布局。这种设计有效避免了传统封装中因焊球间距过小导致的焊料桥接问题，提升了封装密度。台积电凭借 InFO-PoP 技术占据市场主导地位，其Gen 7 技术已支持3nm 芯片制程，显著提升能效和散热能力，满足 AI芯片需求。
图1 TIV 的 IFO-PoP 结构
CoWoS 技术通过硅中介层实现高带宽、高集成特性，成为 AI芯片的关键技术路径，但受限于制造成本与产能瓶颈；InFO-PoP 凭借低成本、高良率及工艺灵活性占据消费电子市场，二者形成“性能-成本”的互补技术生态体。未来，随着 HBM 需求的增长，CoWoS将聚焦高端算力市场，InFO-PoP 则在消费电子与边缘计算领域持续渗透，共同推动 2.5D 封装技术向“性能-成本”两极分化的方向发展。
1.1.3 EMIB 结构
EMIB 是英特尔公司研发的另一种典型2.5D封装技术，已实现广泛应用。EMIB 摒弃其他方法中常见的大型硅中介层方案，采用具有多个布线层的小型桥接芯片。英特尔公司针对EMIB 技术的硅桥结构申请了国际专利 PCT/US2015/058069，该专利已进入德国、美国、中国台湾地区。美国专利 US20190131229A1公开了基于硅桥技术的半导体封装结构，如图2所示。
图2 基于硅桥技术的半导体封装结构
通过优化硅桥(506)的设计和制造工艺，将其嵌入到半导体封装基板(514)实现相邻芯片(如逻辑芯片与存储芯片)的直接互连，从而提升数据传输效率及封装可靠性。该技术显著改善了处理器与 HBM 的互连性能，适用于数据中心、AI加速器等场景，推动高性能计算领域发展。
然而，在 EMIB 技术中，凸块制造复杂性较高，需精确控制凸块高度、形状及间距等参数。同时，硅桥与有机基板间的材料差异可能引发热应力，需通过薄硅桥(厚度<75 μm)及底部填充技术予以缓解。
1.1.4 I-Cube 结构
I-Cube 技术由三星电子开发，是一种通过硅中介层实现多逻辑裸片(如 CPU、GPU)与 HBM 裸片水平集成的 2.5D 封装方案。该技术实现异构集成，使多个裸片在一个封装中协同工作，性能接近单芯片水平主要面向高性能计算、人工智能、5G 及云计算领域。百度昆仑处理器作为中国首款采用三星电子 I-Cube 技术封装的 AI处理器，集成数千个内核，可提供每秒高达 260 万亿次运算的算力及 512 GB/s 内存带宽。
三星电子通过美国专利 US10510647B2、中国台湾地区专利 TWI661522B公开了一种 I-Cube 封装结构，如图3所示，该结构采用齿轮状凸块下金属(160P)接垫设计，通过增大接触面积分散应力，从而提升电气连接可靠性。通过多层金属配线层(112)实现 GPU 与 HBM 的高密度互连，缩短信号传输路径并降低延迟。通过中介层材料选择和封装结构设计，可减少因 CTE 差异导致的裂纹风险，提升长期稳定性。尽管面临寄生参数干扰和制造复杂性等的挑战，I-Cube 通过技术迭代，成功比肩 CoWoS 与 EMIB技术，推动半导体封装向更高集成度与异构化方向发展。
图3 基于齿轮状凸块下金属接垫设计的半导体封装结构
I-Cube 由于集成了多种芯片，翘曲风险增加，三星电子团队通过调整材料和中介层厚度尽可能缓解此问题。此外，由于结构复杂，需同时保障信号完整性、电源分配和热管理，使其对结构设计的要求进一步提高。
1.1.5 其他封装结构
苹果公司获得授权的一件中国台湾地区发明专利 TWI871135B公开了一种可选择的单块或外部可扩缩晶粒至晶粒互连系统方法，基于多晶粒结构形成后段制程增层互连结构如图4所示。
图4 基于多晶粒结构形成后段制程增层互连结构
多晶粒结构中包含至少2个晶粒，通过在半晶体基材上形成多个晶粒区域，如第一前段制程 (FEOL)晶粒区域、第二 FEOL晶粒区域，并在其上方构建后段制程(BEOL)增层结构(130)，实现晶粒之间的互连。互连形式包含芯片级晶粒至晶粒布线和封装级晶粒至晶粒布线，可选择单块级或外部封装级的晶粒至晶粒互连，设计灵活。可在有限光罩尺寸内集成多个晶粒，实现更大规模的芯片结构，适配 2D、2.5D、3D 等多种封装形式，可与现有的封装技术兼容。
1.2 以封装材料为发明点的专利技术
常用的封装材料主要包括硅、玻璃、陶瓷及有机材料如味之素堆积膜 (ABF)、聚丙烯(PP)等，各种材料性能对比如表1所示。
硅材料因工艺成熟度高且与芯片的 CTE 接近，翘曲较小，在早期主导了 2.5D 封装；玻璃材料凭借低介电常数和成本优势，在AI芯片领域实现快速渗透；陶瓷材料因高热导率及优异散热性能，在车载 IGBT 等高功率场景中具有不可替代性，但受限于高加工成本；有机材料因工艺兼容性佳，在2.5D封装中应用广泛，是主流基板材料之一。
1.2.1 以不同材料中介层为发明点的专利技术
中介层在 2.5D 封装中起着至关重要的作用，可实现芯片间短距离高速互连、高密度布线以及不同芯片间的异构集成，从而提升信号完整性和电气性能，并辅助散热。
1）硅中介层
2013年，台积电已布局硅中介层结构专利技术并在美国和中国台湾地区分别申请了相关专利。美国专利 US20190131229A1、中国台湾地区专利TWI689072B涉及一种互连结构及其在半导体封装中的应用。基于硅中介层的互连结构如图5所示，通过优化 TSV 金属垫结构，减少化学机械抛光过程中的表面缺陷，提升良率和可靠性。该技术成为2.5D 封装的早期代表技术，推动了行业技术进步。
图5 基于硅中介层的互连结构
但硅中介层成本高，且硅脆性大，其 CTE 与有机基板差异显著，高低温循环过程中容易产生热应力，导致焊点开裂或中介层断裂，同时其散热性能及介电损耗特性欠佳。为部分替代硅中介层，研究人员开发了具有极低介电损耗特性的玻璃中介层。
2）玻璃中介层
佐治亚理工学院的研究人员提出采用玻璃中介层减小信号传输损耗、降低成本，并通过减少翘曲解决硅芯粒与基板之间直接互连的可靠性问题，进而降低封装成本。
中国专利 CN115995455A公开了一种基于玻璃中介层和硅桥结构的 2.5D 封装结构及其制作方法，结构如图6所示。该结构包括至少2个芯片(2)、硅桥结构(3)和玻璃中介层(4)，其中玻璃中介层上设有金属通孔(6)，最终实现芯片间的高效互连。硅桥结构可提供更高密度的互连，减少全局互连长度，提高性能并降低功耗，同时降低封装成本；玻璃具有可调 CTE，可在一定程度上解决热失配问题，且绝缘性强，可减小信号间串扰。
图6 基于玻璃中介层和硅桥结构的 2.5D 封装结构
3）有机中介层
华为公司于2013年申请的中国专利 CN104620376B公开了一种用于 2.5D 中介板的设备及制造方法，其结构如图7所示。该方案采用基于聚酰亚胺的 RDL 结构减轻中介板与导电互连界面处的热机械应力。聚酰亚胺比传统介电材料(如二氧化硅氮化硅)更具弹性，能更有效地缓冲热机械应力，提高导电互连的可靠性和稳健性。同时，通过采用不同直径的微凸块(160)、不同高度的铜柱以及刻蚀中介板(140)的技术，使芯片表面处于同一平面，通过减轻热机械应力和减少芯片高度差异，芯片可更有效地共用散热片，在提升散热效率的同时，显著增强了 2.5D 半导体封装的可靠性和功能性，降低了制造过程中的损坏风险并延长了封装寿命。
图7 基于 2.5D 中介板的结构
1.2.2 以不同材料基板为发明点的专利技术
有机基板常应用于 2.5D 封装，具有制造成本低CTE 匹配良好等优势，显著提升了封装的可行性。但由于其布线密度低，信号传输速度和带宽相较于硅中介层偏低，难以满足高性能需求，且散热性能不佳，尺寸稳定性较差，容易发生翘曲。为克服这些不足，研究人员开发了具有较低介电损耗、低翘曲度的玻璃基板，以及具有极高散热性能、低翘曲的陶瓷基板，并逐步将其应用于不同封装领域。
1）玻璃基板
玻璃是一种绝缘材料，其相对介电常数约为硅材料的1/3，具有较低的寄生电容，可在信号传输过程中减少信号损耗，保持信号完整性，同时其 CTE 与硅接近，在封装过程中不易因各层材料间形变差异引发翘曲，且成本低廉，有望成为替代有机基板的新一代基板材料。
日本专利 JP2018107256A涉及具有通孔结构的玻璃布线基板、半导体封装基板、半导体器件及其制造方法。传统半导体封装基板作为半导体芯片与主板之间的电连接媒介，同时起到调节印刷电路板和半导体芯片之间 CTE 差异的作用。玻璃基板因具有更高的尺寸稳定性和热稳定性，可实现更精细的布线结构，适应先进封装需求。通过优化的多层金属结构设计和精确的工艺控制，有效解决了传统玻璃基板存在的界面剥离问题。该技术方案具有较高的实用价值和市场应用前景，特别是在高性能封装领域具有显著竞争优势。
2）陶瓷基板
陶瓷基板(如氮化硅、氮化铝)凭借高热导率、低CTE 和高机械强度，主要用于汽车电子、航空航天、工业控制等领域的高功率芯片封装，目前其在 2.5D 封装中的应用尚处于起步阶段。
中国专利 CN1765162B公开了一种多层陶瓷基板，其由多个陶瓷层层叠构成陶瓷层叠体。陶瓷层可采用低温共烧陶瓷材料制备，例如由氧化铝、镁橄榄石、革青石等陶瓷粉末与硼硅酸系玻璃复合形成的材料。内部线路元件的金属材料可使用 Ag、Cu 等低阻抗、低熔点的金属，通过温度小于1000 ℃的同时烧成工艺制备。制得的陶瓷基板具有电磁屏蔽保护、高密度集成、可靠的电互连等优点。
1.3 小结
2.5D 封装作为先进封装技术的重要组成部分，通过引入中介层实现芯片间高密度互连，减少信号传输损耗，提高信号完整性；同时可集成不同功能和制程的芯片，实现异构集成，通过优化封装结构和材料，能够有效解决散热问题。相较于 3D 封装，2.5D 封装的制造工艺相对成熟，成本较低，适合大规模生产。然而相较于传统封装，2.5D 封装需要在芯片间引入中介层，制造工艺较为复杂，容易产生缺陷，进而降低良率，也可能存在兼容性问题，限制其应用范围。此外，翘曲风险和电热耦合问题也会影响封装的可靠性和寿命。
2 3D封装
3D 封装在不改变封装体尺寸的前提下，于同一封装体内垂直堆叠2个及以上芯片，通过 TSV、微凸块等技术实现芯片互连，使信号沿垂直方向传输，从而实现不同芯片之间的互连和通信。相较于2.5D 封装，3D 封装技术难度更高，目前台积电、英特尔公司和三星电子等少数厂商已实现商用，其余厂商仍处于验证或早期量产阶段。
2.1 三维集成电路(3DIC) 封装
3DIC 是通过堆叠多个芯片，并利用垂直互连技术实现芯片之间的信号传输，从而提高芯片性能、能效及集成密度。
美国专利 US9583465B1公开了一种三维集成电路结构及其制造方法。基于阶梯状 TSV 的 3DIC 结构如图8所示，该结构包含第一芯片(132)和第二芯片(232)，二者通过键合焊盘(135)实现键合。第一芯片中的 TSV(150)与第二芯片中的键合焊盘形成电连接，且 TSV 的扩散阻挡层与焊盘在键合界面处直接接触。TSV 具有阶梯状结构(图中 ST1、ST2、ST3 和 ST4)，不同阶梯具有不同的尺寸(d,、d,、d, 和 d)。这种阶梯状结构设计优化了 TSV 的电气性能和结构稳定性，缩短了互连距离并降低了信号传输延迟和功耗，有效解决了传统 3DIC 技术中互连效率低、制造难度大的问题，推动了三维集成电路制造技术的发展，助力半导体行业向更高集成度、更小尺寸方向演进。
图8 基于阶梯状 TSV 的 3DIC 结构
2.2 系统级集成芯片(SoIC) 封装
SoIC 封装是台积电开发的高密度 3D 堆叠封装技术，SoIC 和 3DIC 在制造工艺上具有相似性，SoIC 的核心在于实现无凸块互连结构，其导电柱密度显著高于传统 3DIC 技术，并通过极微小的 TSV来实现多层芯片之间的互连。
美国专利 US11894309B2公开了一种基于导电柱实现高效互连的 SoIC 结构，如图9所示，该结构将顶部芯片的背面附着至含多个底部芯片的底部晶圆的正面，在底部晶圆正面邻近顶部芯片的区域形成第一导电柱(141)，在底部晶圆正面、顶部芯片和第一号电柱周围形成第一电介质材料(143)，将底部晶圆切割分离成多个结构，每个结构至少包含1个顶部芯片(100)和1个底部芯片(167)。通过在芯片之间形成导电柱和 RDL，实现高效互连。相较于传统 TSV 技术，该技术避免了贯穿 TSV的复杂制造工艺，简化了制造流程，降低了生产成本，同时保持了良好的电气性能和信号传输性能。
图9 基于导电柱实现高效互连的 SoIC 结构
2.3 小结
3D 封装通过垂直堆叠多个芯片实现有限空间内的高密度集成，既提升了芯片集成度，又减小了整体封装尺寸，但是其制造成本高，工艺复杂，且存在散热不良和翘曲度高等问题，导致良率偏低、测试维修难度增加及产量受限。目前主要应用于AI等高端芯片封装领域，如英伟达的 NVIDIA H100(6 层 HBM 与GPU 堆叠)以及苹果 A16(双层应用处理器与单层电源管理芯片堆叠)等。
3 结束语
不同结构的探索和材料的选择是当今先进封装技术的核心研究方向，早期该类技术的研发主要集中于台积电、英特尔、三星电子等头部企业，近年来，我国先进封装的专利申请量逐年增长，大中小企业日益重视该领域布局，这正是我国研发人员为突破摩尔定律限制而重点发力的技术路径。从技术层面看，小型化高散热性、低翘曲度、快速响应等特性是该领域技术持续追求的目标。2.5D 封装已成为当前AI芯片的基石，3D封装通过混合键合和垂直堆叠技术将成为后摩尔时代的核心驱动力。未来先进封装技术将围绕更高密度、更低功耗、更广应用发展，国内外竞争将聚焦于材料创新、设备国产化及芯粒生态构建。
来源：余佳，马晓波. 半导体先进封装领域专利技术综述[J]. 电子与封装, 2026, 26(1): 010204 . 侵删
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